納米片器件也許是摩爾定律演進的最後一步_風聞

**現代微處理器是世界上最複雜的系統之一，**但其核心是一個非常簡單而優美的器件——晶體管。如今的微處理器中有數十億個近乎完全相同的晶體管。因此，提高晶體管的性能和密度是促使微處理器及受其驅動的計算機更高效工作的最直接的方法。

這是摩爾定律的前提，即便現在它已經（幾乎）走向了終點。製造更小、更好的微處理器晶體管愈發困難，而且昂貴無比。只有英特爾、三星和台積電（TSMC）具備在這一微型化前沿領域開展業務的能力。它們都在製造相當於7納米節點的集成電路。這是摩爾定律初期遺留下來的名稱，現已沒有明確的實際意義，但它仍然反映了集成電路功能和器件微型化的程度。

目前7納米制造工藝已屬前沿技術，但三星和台積電今年4月宣佈，他們將開始轉向5納米節點。三星還另外宣佈，公司認為，行業使用了近10年的晶體管已經完成使命，新一代3納米節點將在2020年前後開始限量生產，目前它正用於一項全新設計。

這類晶體管名稱繁多，有環繞式柵極、多橋溝道、納米梁等，但在研究領域，我們一直稱它為納米片。名稱不是很重要，重要的是，它並非只是為邏輯芯片設計的下一代晶體管；它很可能是最後一代。當然，側重的主題會有所變化，但從現在起可能全部都是納米片。

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**金屬氧化物半導體場效應晶體管（MOSFET，即微處理器中使用的晶體管）自1959年誕生以來，**其形狀和材料都發生了變化，但基本結構（柵極疊層、溝道區域、源極和漏極）一直保持不變。在其原始形式中，源極、漏極和溝道基本上是硅摻雜其他元素原子的區域，這樣就可以形成一個移動負電荷丰度（n型）或一個移動正電荷丰度（p型）區域。我們需要兩種類型的晶體管來實現構成當前計算機芯片的互補金屬氧化物半導體（CMOS）技術。

MOSFET的柵極疊層位於溝道區域的正上方。當前的柵極疊層由介電材料層上的金屬（用於柵極）製成。這種組合旨在使晶體管溝道區域形成電場，同時防止電荷泄漏。

向柵極施加足夠大的電壓（相對於源極），就會在電介質和硅之間的界面附近形成一層移動電荷載流子。電荷載流子完全橋接源極和漏極後，電流即可通過。將柵極電壓降至接近於零，會關閉傳導通路。

當然，要使電流從源極流向漏極，首先需要在溝道上設置電壓。隨着晶體管結構越來越小，這種電壓帶來的影響最終會導致晶體管歷史上最大的形狀變化。

這是因為源極-漏極電壓可以在電極之間形成自身的導電區域。隨着每一代晶體管誕生，溝道區域越來越短，漏極電壓的影響也越來越大。電荷會泄漏到柵極附近區域下方，從而導致晶體管永遠不會完全關閉，浪費電能併產生熱量。

為了阻止多餘的電荷流，溝道區域必須變薄，從而限制電荷通過的路徑。柵極需要從多個側面環繞溝道。因此，鰭式場效應晶體管（FinFET）應運而生。其溝道區域的兩側向上傾斜，在源極和漏極之間形成了一個細長的“硅鰭”，為電流流通提供了更寬的通道。之後柵極和電介質以三面而非一面覆蓋在鰭上。

FinFET無疑取得了巨大成功。雖然FinFET在十多年前就已問世，但直到2011年，英特爾才率先推出了商業化的22納米節點FinFET，三星、台積電等公司緊隨其後。從那時起，在摩爾定律擴展的最後階段，它始終是尖端硅邏輯的主力。可惜花無百日紅。

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**FinFET無法向3納米節點推進。**十多年前，我們三人和其他人一樣，以這樣或那樣的形式預見到了這一點。

儘管FinFET性能優越，但它自身也存在着問題。首先，它引入了一個原“平面”晶體管沒有的設計缺陷。要認清這個問題，必須瞭解到，在晶體管的速度、功耗、製造複雜性和成本之間需要相互權衡。這種權衡與溝道寬度有很大關係，溝道寬度在器件設計領域稱為Weff。寬度增大意味着可以驅動更多的電流，更快地開關晶體管，但這也會導致製造過程更復雜、成本更高。

在平面器件中，可以通過調整溝道的幾何形狀來進行平衡，但是FinFET鰭的靈活性欠佳。連接晶體管形成電路的金屬互連線成層地排布在晶體管之上。正因如此，在不干擾互連層的情況下，晶體管鰭的高度（相當於平面設計中的寬度）不能發生太大變化。如今，芯片設計師通過製造具有多個鰭的單個晶體管來解決這一問題。

FinFET的另一個短板是，它的柵極僅三面環繞矩形硅鰭，使得底部與硅體相連，因而泄漏電流可以在晶體管關閉時流動。許多研究人員推斷，要實現對溝道區域的終極控制，柵極需要完全將其環繞。

至少在1990年，研究人員就已經得出這一合乎邏輯的結論。當年，研究人員報道了首個柵極完全環繞溝道區域的硅器件。從那時起，便有一代研究人員致力於環繞式柵極。到2003年，研究人員試圖最大程度地減少泄漏，將溝道區域變成一條狹窄的納米線。納米線連接着源極和漏極，並被柵極四面環繞。

那麼，為何環繞式納米線無法構成最新晶體管的基礎？同樣，還是溝道寬度的問題。電子幾乎無法從細導線逃逸，因此當晶體管應當關閉時，它就會關閉，但當晶體管打開時，它也無法為電子提供流動空間，會限制電流，降低開關速度。

將納米線堆疊在一起，使寬度增加，可以獲得更多Weff以及電流。三星公司的工程師在2004年推出了這種結構，稱為多橋溝道FET。不過它也存在一些侷限性。首先，像FinFET的鰭一樣，堆疊不能太高，否則會干擾互連層。另一方面，每增加一條納米線就會擴大器件的電容，減慢晶體管的開關速度。最後，由於製造極細納米線頗為複雜，它們的邊緣往往很粗糙。表面粗糙會阻礙電荷載流子的速度。

2006年，在法國原子能委員會電子與信息技術實驗室（CEA-Leti），與我們中的一員（本文作者Ernst））合作共事的工程師提出了一個更好的想法。他們沒有通過堆疊納米線來連接源極和漏極，而是堆疊薄硅片。他們的想法是，在更小的晶體管中增加溝道寬度，同時嚴格控制泄漏電流，從而提供性能更優、功耗更低的器件。在我們另一個成員（Khare）的指導下，2017年，IBM研究院進一步推進了這一概念，表明由堆疊納米片製成的晶體管實際上能比佔相同芯片面積的FinFET提供更多的電力。

納米片設計還有另外一個好處：它恢復了過渡到FinFET時失去的靈活性。納米片可以加寬來增加電流，也可以縮窄來降低功耗。IBM研究院已將它們分成3個堆棧，尺寸從8納米到50納米不等。

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**如何製造納米片晶體管？**考慮到多數半導體制造工藝都是從硅的頂部直接切割，或者從暴露的表面直接填充的，這似乎是一項艱鉅的任務。納米片需要去除其他材料層之間的材料，並用金屬和電介質填充這些間隙。

主要訣竅在於構造所謂的超晶格，這是一種由硅和鍺硅兩種材料組成的週期性層狀晶體。研究人員已經制造了19層超晶格，但鑑於相關機械應力和電容，使用如此多層晶格有失明智。在選擇適當的層數後，我們使用了一種化學物質，能夠選擇性地蝕刻鍺硅，但對硅不做處理，只留硅納米片連接源極和漏極。實際上這並不是什麼新想法；20年前，法國電信和意法半導體公司的工程師在實驗性的“空洞層上的硅”（silicon-on-nothing）晶體管中就使用了這種技術，在晶體管溝道區域下方掩埋了一層空氣來力圖限制短溝道效應。

構建好硅納米片溝道區域後，就需要填補溝道空隙。首先用電介質環繞溝道，然後用金屬形成柵極疊層。這兩個步驟均採用了十多年前才引入半導體制造領域的原子層沉積技術來完成。在這一過程中，一種氣態化學物質會被吸附到芯片裸露的表面甚至是納米片的底部，形成單層。之後加入第二種化學物質，與前一種化學物質發生反應，留下所需物質（如電介質二氧化鉿）的原子層。這一過程極為精確，沉積材料的厚度甚至可以控制到單個原子層。

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**納米片設計的一個驚人之處是，它可以延伸摩爾定律，**這實際上超越了硅在溝道中的應用。問題在很大程度上在於熱量。

晶體管的密度隨着每一個技術節點的增加而增加，但是十年來集成電路能夠合理消除的熱量（功率密度）依然保持在每平方釐米100瓦左右。芯片製造商已竭盡全力避免超出這一基本限制。為了降低温度，時鐘頻率不超過4千兆赫。處理器行業轉向了多核設計，正確地推斷出幾個較慢的處理器核心可以在產生較少熱量的情況下，完成與單個快速處理器相同的工作。要想再次提高時鐘速度，需要比硅更節能的晶體管。

有一種可能的解決方案是將新材料引入溝道區域，如鍺或由元素週期表第三列和第五列元素組成的半導體，如砷化鎵。在某些半導體中，電子的移動速度可以提高10倍以上，因此這些材料製成的晶體管開關速度可以加快。更重要的是，電子移動速度更快，這樣就可以在較低的電壓下操作設備，從而提高能源效率，減少熱量產生。

受早期納米線晶體管和超晶格結構研究的啓發，我們其中的一員（葉培德）在2012年用銦鎵砷化鎵（III-V族半導體）構造出了一些三納米片器件。結果好於預期。使用這種納米片晶體管，每微米溝道寬度的電流可達到9000微安，大約比目前的最佳平面銦鎵砷MOSFET高3倍以上。如果進一步改進製造工藝，這種晶體管的性能會有無限潛力。堆積更多納米片就有可能將性能提高10倍甚至更多。（位於加州馬里布的休斯實驗室的研究人員目前正在研究堆疊數十片納米片，用以開發氮化鎵動力器件。）我們相信這一策略對未來的高速節能集成電路意義非凡。

銦鎵砷並非未來納米片晶體管的唯一選擇。研究人員還在探索其他具有高遷移率電荷載流子的半導體，如鍺、砷化銦和銻化鎵。例如，近期，新加坡國立大學的研究人員將砷化銦製成的n型晶體管和銻化鎵製成的p型晶體管組合，構建出了完整的CMOS集成電路。不過，使用摻雜鍺可能是一個更簡單的解決方案，因為電子和通過它的正電荷載流子（空穴）速度都非常快。此外，鍺仍然存在一些製造工藝和可靠性問題。因此，業內首先可能會採取折中方法，使用硅鍺作為溝道材料。

總而言之，堆疊納米片似乎是製造未來晶體管的最佳方式。芯片製造商對這項技術信心十足，有意在不久的將來將其納入發展路線圖。隨着與高遷移率半導體材料集成，納米片晶體管將會代領我們進入人人都能夠預見的未來。