台積電高管：摩爾定律還沒死

來源：本文由半導體行業觀察翻譯自TSMC博客，文章作者台積電全球營銷主管Godfrey Cheng，謝謝。

我加入台積電已近3個月了。和任何加入新公司的人一樣，我一直在吸取着大量的信息和數據。我最初挖掘的一個關鍵主題是摩爾定律，它的原來的理念是：集成器件或芯片中的晶體管數量大約每2年增加一倍。

在我看來，摩爾定律實際上是被誤稱為一種定律，因為更準確地説，我們可以將其看作是對半導體器件或芯片中晶體管數量的歷史觀察和未來預測的指導。這些觀察和預測在過去幾十年中基本上都是正確的。但在我們接近新的十年時，一些人似乎認為摩爾定律已經死了。

因為有些人將摩爾定律定位為在相同面積下，芯片的性能每兩年翻一番。 多年來，特別是在CPU和GPU的開發中，這似乎是正確的。從20世紀70年代到2000年初，晶體管時鐘速度實現了從單兆赫到幾千兆赫的爆炸性增長。然而，自2000年以來，計算性能大大提高，但這不是通過提高晶體管時鐘速度，而是通過硅架構創新和計算工作負載的線程化或並行化。已經開發了CPU和GPU的公司已經通過進一步的架構創新和添加更多計算核心來響應此軟件並行化。

通過上面的示例我們可以看到，由於單個晶體管時鐘速度，計算性能沒有提高，然而計算性能通過在計算時引入更多晶體管而得到改善。在同一區域放置更多晶體管的措施是什麼？那當然就是密度！所以説摩爾定律是與密度有關的！所謂密度的含義大約是給定二維區域中晶體管的數量。 我們為什麼關心芯片面積？因為芯片成本與芯片面積成正比。摩爾在1965年發表的論文在圖1中清楚地表明，每個元件的製造成本與芯片上晶體管的總數之間存在關聯。 

讓我們來探討一下我們今天看到的一些計算問題，以及密度的改進將如何繼續提高性能。 首先，讓我們討論房間裏的大象。 有些人認為摩爾定律已經死了，因為他們認為不再可能再繼續縮小晶體管。為了讓您更深入瞭解，我們來先看一下現代晶體管的規模。數字顯示，當下典型的晶體管柵極長約20納米，而水分子的直徑僅為2.75埃或0.275納米！這樣您現在可以開始計算晶體管中的原子數。在這種規模下，許多因素限制了晶體管的製造，其中主要挑戰是在原子水平上控制材料。例如如何放置單個原子來製造晶體管？特別是在現代芯片上，你如放置這數十億個晶體管呢？如何以經濟高效的方式構建這些具有數十億個晶體管的芯片？這些問題會一直纏繞着芯片製造工程師。

為了解決這個問題，台積電最近宣佈了我們的N5P節點，這進一步擴大了我們在N5節點之外的領先地位，N5節點將具有世界上最高的晶體管密度並提供最快的性能。在接觸到我們的技術路線圖後，我可以放心地説台積電在有多年的開拓和創新，我們將繼續縮小單個晶體管並繼續提高密度。隨着我們進入新節點，您將在未來幾個月和幾年內聽到更多來自我們的消息。

除了單個晶體管之外，我們還需要查看系統級密度。回顧並觀察CPU和GPU的經典計算任務，現代芯片具有極快的晶體管時鐘速度，接近5千兆赫茲甚至更高。這些計算任務的核心挑戰實際上是保持CPU和GPU內核的數據。雖然這通常是一個軟件挑戰，但現代架構和線程方法已經直接將性能瓶頸置於硬件層面。這讓我們終於看到了大數據分析和人工智能時代內存緩存的侷限性。

為了滿足現代快速CPU，GPU和專用AI處理器的需求，除了為要處理的內核提供更高帶寬的數據外，提供物理上更靠近數據的內存至關重要，因為這能解決高延遲的問題。這就是設備級密度所提供的。當存儲器靠近邏輯核心並置時，系統可實現更低的延遲，更低的功耗和更高的整體性能。

你們中的一些人可能認為這是系統級別的問題，而不是設備技術的內在屬性。這在過去可能是嚴格正確的，但是在芯片的定義和系統的定義之間已經變得模糊。該線將繼續變得更加模糊，並最終完全消除。我們現在已經從設計技術協同優化（DTCO）時代轉變為系統技術協同優化（STCO）。

而今天的高級封裝也使內存更接近邏輯核心。 通常，邏輯核心通過諸如DDR或GDDR之類的接口與獨立存儲器芯片通信，但隨着存儲器設備和邏輯核心之間的物理距離的增加，延遲問題越來越嚴重，進而影響了性能。帶寬也受限於離散存儲器，因為它們僅提供有限的接口寬度。此外，分立邏輯和存儲器的功耗也決定了器件的整體性能，特別是在智能手機或物聯網設備等應用中，因為散射分立器件輻射的熱能的能力有限。 其他如機器學習，包括培訓和推理等應用正在推動功率，帶寬和延遲的邊界。 

**人工智能（AI）通常被視為一種計算問題，但AI其實有兩個不同的方面：****訓練（機器學習）和推理。**要使任何AI系統工作，必須首先訓練神經網絡。訓練需要密集的計算操作，例如前饋（Feed-Forward ）和反向傳播（Back-Propagation），其中邏輯核心被送入大量數據。邏輯內核的送入速度越快，學習速度就越快 ，為此帶寬在這裏至關重要。因為訓練神經網絡的行為消耗了極大的能量，所以許多人擔心數據中心和人工智能訓練帶來大量的能量損耗。而大部分能量實際上是由內存和內存接口消耗的。但通過用邏輯核心打包內存，這樣就能減少來自內存帶寬的消耗。 

**AI 推理是經過訓練的神經網絡在現實世界中的應用，這是在Edge的計算。**一旦您擁有經過訓練的神經網絡，Edge設備就需要使用訓練並在儘可能短的時間內執行其任務。需要改進延遲的一個明顯示例是在自動駕駛汽車中發現的圖像分類器神經網絡。對於ADAS 2+汽車的乘客的操作和安全而言，具有低延遲和快速執行神經網絡以識別威脅是至關重要的。當汽車以高速公路的速度行駛時，每毫秒都需要安全。因此，定位內存關閉邊緣處理核心對於減少延遲至關重要。

TSMC現在已經可以通過先進的封裝技術將邏輯內核與存儲器緊密集成。半導體和系統解決方案之間的界限也越來越模糊，因為新的先進封裝技術是基於硅芯片的。台積電率先採用先進的封裝技術，使我們的客户能夠提供基於硅的nterposer或基於扇出的chiplet集成完整的系統。

我們還擁有先進的封裝技術，使我們能夠在集成到封裝模塊之前將芯片堆疊在晶圓上或在晶圓上堆疊晶圓。這些先進的封裝技術使TSMC客户能夠提供更高的密度和更高的性能。我們將繼續推動先進封裝技術的創新。

摩爾定律是關於增加密度。除了通過先進封裝實現的系統級密度，TSMC將繼續在晶體管級別增加密度。TSMC有許多路徑可用於未來的晶體管密度改進。一條可能的前進道路是使用由二維材料而不是硅製成的晶體管作為通道 。

我們正在“研究”週期表，希望通過潛在某些些新材料，實現密度改進的一個可能未來——那就是允許在我們稱為單片3D集成電路的東西中堆疊多層晶體管。您可以在AI Edge引擎頂部的GPU頂部添加CPU，其間有多層內存。 摩爾定律並未死亡，因為我們有許多不同的途徑可以繼續增加密度。

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。

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