方寸之困：納米級芯片通關路_風聞

內有隱憂，外有威脅，仍然是困擾我國芯片產業的現實寫照。

每當我國自研芯片的技術出現一些成果，就會看到一些網絡媒體使用“突破歐美封鎖”、“中國彎道超車”的報道出來。

近日，我國的中微半導體在兩年前實現的5nm蝕刻機技術現在可以批量生產，並供貨給台積電，成為7nm製程之後，唯一進入台積電5nm產線的大陸本土半導體設備廠商。不過在某些自媒體那裏，卻將這一蝕刻機技術當成了光刻機技術來宣傳。這不僅看出人們對芯片技術的陌生，也能看出人們想要“造話題”的急功近利心態。

而另一則新聞則沒有引起人們更多注意。4月27日，據路透社的報道，美國商務部出台新規定，將要求美國公司向中國、俄羅斯等國出售集成電路、激光、雷達等某些物品必須獲得許可，並且廢除了某些美國技術及產品未經許可而出口的例外條款。

美國此舉的目的是維護國家安全戰略，防止中國通過民用商業等途徑獲取美國先進技術轉為軍用。顯然，其實質仍然是通過擴大外貿限制，阻止那些採用了美國技術的其他國家的公司向中國輸出這些先進技術和設備。

就芯片產業來説，引領當前最先進的7nm、5nm芯片工藝的EUV光刻機一直掌握在荷蘭ASML公司手中，而我國大陸數家公司的購買訂單都因為“種種原因”而未能引入，其中最主要的原因就是美國政府的阻撓。

現在美國推行的貿易限制將讓我國進口這一設備的難度進一步加大，甚至於我們國內從使用這一設備的芯片生產廠商購買芯片，都可能受到影響。

客觀來看，我們不僅沒有在最先進工藝的芯片製造中實現“彎道超車”，現在我們其實還處在“整體落後、局部趕上”的跟隨階段。

芯片自研之難，有複雜的大國博弈，有喧囂的產業競爭，也有隱微的技術之困。本文我們主要從技術之困，來深入到半導體產業的方寸之地，看下當前的芯片的技術難點和下一步發展。

納米級芯片是如何製造出來的？

1965年，戈登摩爾提出：集成電路上可容納的元器件的數量每隔 18 至 24 個月就會增加一倍，性能也將提升一倍。此後的半個世紀，摩爾定律有效地預測了半導體產業的發展。1971年，Intel發佈了第一個中央處理器4004，採用10微米工藝生產，僅包含2300多個晶體管。而如今的一個7nm EUV芯片晶體管多達100億個。可以想見摩爾定律所揭示的增長魔力。

那麼，如何在一個指甲蓋大小的晶片上，放置數十億到上百億的晶體管呢？

這就需要整體上了解下IC（集成電路）芯片的製造工藝了。IC芯片的製造可以分為四個階段，分別是設計、製作、封裝和測試，製作又分為硅提純、切割晶圓、光刻、蝕刻、重複、分層等步驟，其中以IC設計和光刻最為關鍵。

IC設計是芯片製造的基礎。IC設計要先完成規格制定，以滿足硬件的最終使用要求；然後要完成芯片細節的設計，也就是使用硬體描述語言（HDL）將電路描寫出來。在規格制定和芯片細節設計完成後，再畫出平面的設計藍圖，以完成邏輯合成。最後，將合成完的程式碼再放入另一套 EDA工具，進行電路佈局與繞線（Place And Route），形成一層層光罩，而最終由光罩疊起合成一枚芯片。

（完成電路佈局與繞線的分層的光罩，一種顏色為一層光罩）

設計工作完成後，下一步就是芯片的製作。首先，芯片的製作需要一塊平滑的基板，稱之為“晶圓”。晶圓是由氧化硅冶煉純化以及拉晶後得到的單晶硅構成，硅晶圓柱再經過鑽石刀的橫向切割和拋光之後，才可以形成芯片製造所需的硅晶圓片。

然後，IC芯片就像是用樂高積木蓋房子一樣，將設計好的電路在硅片基底上面一層。一層又一層的堆疊出來。這裏就要使用到“光刻”的方法。

（IC電路3D剖面圖，藍色為晶圓，紅色和黃色為層疊的電路）

首先在硅晶圓片上塗一層光刻膠，然後放上掩模版，再用光束照射掩模版。經過一段時間的曝光，被照射的光刻膠區域發生變化，然後再用化學試劑刻蝕，就在硅片上留下了想要的圖形。這個過程就稱之為“光刻”。

然後，是對硅片進行摻雜，也就是加入三族（硼）或者五族（磷）元素，形成相應的P型或者N型晶體管。硅片上面殘留的光刻膠的部分就會阻擋摻雜元素進入下面的硅片，而對於那些光刻膠被刻蝕的區域，摻雜元素就會進入硅片，形成晶體管了。

（CPU內部的層狀結構，最下層為器件層，線寬最窄，即MOSFET晶體管）

整體上，一塊圓形硅晶薄片穿梭在各種極端精密的加工設備之間，要經過晝夜無休地被連續加工兩個月，進行熱處理、光刻、刻蝕、清洗、沉積等成百上千道工序，在硅片表面製作出只有髮絲直徑千分之一的溝槽或電路，最終集成了海量的微小電子器件，經切割、封裝，成為現代電子設備當中最核心的硬件——芯片。

因為要在如此小的空間裏放上億個半導體元件，那麼晶體管的尺寸就要達到了納米量級。直觀地理解，我們的指甲的厚度大約是0.1毫米，而1納米就相當於我們指甲厚度的十萬分之一。

所謂製程，就是在芯片中最基本功能單位門電路的寬度，也就是線寬。縮小線寬的作用，就是在更小的芯片中塞入更多的晶體管，可以增加處理器的運算效率，降低成本；或者是在滿足運算的前提下，減少芯片體積，以降低耗電量和滿足設備輕薄、微小化的需求。

現在主流的納米級製程是10nm和7nm，最先進的製程已經達到5nm，並正在向3nm演進。

5nm工藝製程如何實現？

儘管縮小製程帶來性能和功耗等諸多好處，但實際上，受到物理界限和漏電問題的制約，製程變小並不是無限制的。

我們知道，信息世界是由0和1二進制生成的，而晶體管就是將0101之類的數字信息轉換成電信號的半導體硬件。晶體管由“溝道”和“柵極”組成，其中電流在半導體的源極和漏極之間流動，“柵極”用於管理流過“溝道”的電流。，“門”通過放大電信號並且還用作開關，產生二進制的系統數據。隨着晶體管變小，源極和漏極之間的距離變小，使得作為開關的晶體管難以工作。

具體來講，晶體管的門與通道之間有一層絕緣的二氧化硅，作用就是防止漏電流，自然絕緣層越厚絕緣作用越好。然而隨着工藝的發展，這個絕緣層的厚度被慢慢削減，原本僅數個原子層厚的二氧化硅絕緣層變得更薄，進而導致泄漏更多電流，泄漏的電流又增加了芯片額外的功耗。

為應對這些挑戰，第一個重要改進出現在2000年後，為應對絕緣層的漏電，工程師使用了更多的新型絕緣材料，即使其他組件繼續收縮，絕緣層也不再收縮。第二個是對晶體管的結構進行劇烈改進。當晶體管的製程進入到25nm以下的時候，即使是更絕緣的材料也不能防止漏電。原先的平面晶體管（PlanarFET）的尺寸就已達到其物理極限，而一種採用更復雜的三維立體結構（FinFET）的鰭式晶體管應運而生。

（英特爾採用FinFET（Tri-Gate）技術，減少因物理現象所導致的漏電現象）

平面晶體管僅允許溝道和柵極僅在一個平面中接觸，但是鰭式晶體管具有三維結構，其允許溝道的三個側面（不包括其底部）與柵極接觸。 這種與柵極的增加的接觸改善了半導體性能並且增加了工作電壓的降低，解決了由短溝道效應引起的問題。

從2011年發佈的22nm節點到2019年公佈的5nm節點，這種FinFET立體結構一直佔據主導地位。

在FinFET結構下，近幾年，手機芯片正取代筆記本電腦芯片，成為推動製程工藝繼續發展的主要動力。

2016年，誕生的三星 Exynos 9和高通驍龍835等開始採用10nm製程的芯片。2018 年，蘋果在iPhone XS上首先用上了7nm製程的A12 Bionic芯片；緊隨其後，高通驍龍855和華為海思的麒麟980也採用了台積電的7nm工藝。半導體器件製造工藝正式進入7nm時代。

2020年正式進入5nm時代。驍龍X60成為全球首款基於5nm工藝打造的芯片，也是全球第一款5nm工藝的5G芯片。

但難度也同時存在，也就是5nm再繼續向下發展時，晶體管將經歷穿過柵氧化層的量子隧穿，即使採用這種三維結構也會出現漏電的情況。因此，5nm製程一度曾被認為是摩爾定律的終結。

而如果想推進到3nm製程，晶體管架構還需要要實現一種全新的改造。

納米芯片下一步，向3nm以下邁進

在5nm製程之後，芯片的下一個完整技術節點就邁向了3nm製程。2017年，台積電宣佈計劃在2023年開始批量生產3 nm工藝節點。在2018年初，IMEC和Cadence表示，已經使用極端紫外線光刻（EUV）和193 nm 浸沒式光刻技術製作了3 nm測試芯片。

而今年初，三星率先宣佈已經成功製造出第一個3nm工藝的原型。在3nm技術節點上，三星採用一種新的環柵極(GAAFET)技術，也就是在GAAFET之上獨創一種優化後的MBCFET結構版本，可以稱為納米片(Nanosheet)。

據報道，環柵極(GAA)的結構，是在FinFET中的柵極被三面環繞的溝道包圍的基礎上的提升，即被四面溝道包圍。這一結構使總硅片尺寸減小了35％，同時功耗也降低了50％，實現了更好的供電與開關特性。

（全環柵極技術GAAFET）

在納米片的製程中，第一步是在基底上交替沉積硅鍺層和硅層，形成超晶格結構。因為有鍺的含量，需要形成一個良好的屏蔽襯層。這樣每一個疊層由三層硅鍺和三層硅組成。第二步，在疊層上設計微小的片狀結構，緊接着再形成淺溝隔離結構，以及形成內間隔區(inner spacers)。第三步，再在超晶格結構中去除硅鍺層，在它們之間留下帶間隔區的硅層。每一個硅層構成器件中的納米片或者溝道的基礎。最後是沉積高K（高絕緣屬性）材料作為柵極，在納米片之間形成最小的間隔區。

（採用MBCFET結構的Nanosheet）

典型的GAA晶體管是納米柱，直徑才1nm大小，但是溝道需要儘可能寬地允許大量電流通過，所以三星把這幾根納米柱改成面積大的納米片，被稱為MBCFET晶體管（多橋通道場效應晶體管）。這是三星的專利設計，MBCFE通過將線形通道結構與二維納米片對齊，增加了與柵極接觸的面積，從而實現更簡單的器件集成以及增加電流，再次實現了功耗降低與性能提升的雙向升級。

我們看到，隨着晶體管微縮到只有幾個原子厚的尺寸，晶體管制程迅速接近物理極限，相比較於摩爾定律的預計，晶體管密度的增長已經開始放緩。

但是，在業內屢次認為已經逼近摩爾定律極限的情況下，芯片的製程工藝都又在不斷突破新的記錄。芯片在納米級製程工藝上的提升，將帶來晶體管密度的繼續增加，這可以使得芯片包含更多種類的專用電路。這意味着，一個芯片可以調用不同的專用電路，執行包括一些優化的AI算法和其他針對不同類型的專門計算。

當然，半導體複雜性的增加，也意味着先進芯片製造的成本的大幅攀升，其中包括高端人才的需求，高端光刻機設備的採購等。當固定成本的增長超過了大多數半導體企業的利潤增長，導致了在先進芯片的製造上形成了更高的進入壁壘，能夠進入先進節點生產的晶圓代工廠數量正在減少。

對於我國來説，正如開頭提到到，除了高企的成本和研發費用外，還有貿易限制等其他非技術因素，我國自研的光刻機裝備還停留在22nm的光刻工藝水平上。

我們在看到國產半導體設備產業實現突破的同時，也要冷靜地認識到我們與國際先進芯片工藝上面的巨大差距。

從篳路藍縷到砥礪前行，仍然是未來國內半導體產業的必由之路。