存儲芯片路線圖_風聞

CMOS 邏輯和存儲器共同構成了半導體器件生產的絕大部分。本文考慮的內存類型是 DRAM 和非易失性內存 (NVM)。重點是商品、獨立芯片，因為這些芯片往往會推動內存技術。然而，嵌入式存儲芯片預計將遵循與商品存儲芯片相同的趨勢，通常會有一些時間滯後。對於 DRAM 和 NVM，都考慮了詳細的技術要求和潛在的解決方案。

DRAM的發展方向

對於 DRAM，主要目標是繼續將 1T-1C 單元的封裝尺寸擴大到 4F2 的實際極限。挑戰在於垂直晶體管結構、高 κ 電介質以提高電容密度，同時保持低泄漏。一般來説，DRAM 的技術要求隨着縮放而變得更加困難。在過去的幾年中，DRAM 引入了許多新技術（例如，193 nm 氟化氬 (ArF) 浸沒式High NA 光刻技術和雙圖形技術、改進的單元 FET 技術，包括鰭型晶體管、掩埋字線/單元 FET 技術等等）。

由於 DRAM 存儲電容器在物理上隨着尺寸縮小而變小，因此等效氧化物厚度 (EOT) 必須急劇縮小以保持足夠的存儲電容。為了擴展 EOT，需要具有高相對介電常數 (κ) 的介電材料。因此，採用高κ(ZrO2/Al2O/ZrO2)的金屬-絕緣體-金屬(MIM)電容器作為接地規則在48nm和30nm半間距之間的DRAM的電容器。和這個材料進化和改進一直持續到 20 nm HP 和超高 κ（鈣鈦礦 κ > 50~100）材料被釋放。此外，高 κ 絕緣體的物理厚度應按比例縮小以適應最小特徵尺寸。因此，電容器的 3-D 結構將從圓柱形變為柱形。

另一方面，隨着外圍CMOS器件的微縮，這些器件形成後的工藝步驟需要低温工藝流程。這對於通常在 CMOS 器件形成後構建的 DRAM 單元工藝來説是一個挑戰，因此僅限於低温處理。DRAM 外圍設備要求可以放寬 Ioff 但需要更多 Ion 的低待機功耗 (LSTP) 設備。但是，在未來，將需要高 κ 金屬柵極來維持性能。

另一個重要主題是從 6F2 到 4F2 cell的遷移。由於半間距縮放變得非常困難，因此不可能維持成本趨勢。保持成本趨勢並逐代增加總比特輸出的最有希望的方法是改變單元尺寸因子 (a) 縮放比例（其中 a = [DRAM 單元尺寸]/[DRAM 半間距]）。目前 6F2（a = 6）是最常見的。例如，垂直單元晶體管是必需的，但仍然存在一些挑戰。另一種選擇是使用 3D DRAM。

總之，需要保持足夠的存儲電容和足夠的單元晶體管性能以在未來保持保留時間特性。他們的困難要求正在增加，以繼續擴展 DRAM 設備並獲得更大的產品尺寸（即 >16 Gb）。除此之外，如果與引入新技術相比，成本微縮的效率變差，那麼DRAM微縮將會停止，而採用3D單元堆疊結構，或者採用新的DRAM概念。

Flash的演進方式

有幾種交叉的存儲器技術具有一個共同的特徵——非易失性。要求和挑戰因應用而異，範圍從僅需要 Kb 存儲的 RFID 到芯片中數百 Gb 的高密度存儲。非易失性存儲器可分為兩大類——閃存（NAND Flash 和 NOR Flash）和非基於電荷的存儲存儲器。非易失性存儲器基本上無處不在，許多應用程序使用通常不需要前沿技術節點的嵌入式存儲器。More Moore 非易失性存儲器表僅跟蹤前沿獨立部件的存儲器挑戰和潛在解決方案。

閃存基於簡單的單晶體管 (1T) 單元，其中晶體管既用作訪問（或單元選擇）設備又用作存儲節點。目前閃存服務於99%以上的應用。

當存儲電子的數量達到統計極限時，即使可以進一步縮小器件尺寸，實現更小的單元，存儲器陣列中所有器件的閾值電壓分佈也變得不可控，邏輯狀態不可預測。因此，存儲密度不能通過持續縮放基於電荷的設備來無限增加。然而，通過垂直堆疊存儲層可能會繼續有效提高密度。

通過完成一個設備層然後完成另一層等等來堆疊的經濟性值得懷疑。如圖 MM-9 所示，在堆疊幾層設備後，每位成本開始上升。此外，由於複雜處理增加的互連和良率損失導致陣列效率下降，可能會進一步降低此類 3D 堆疊的每比特成本優勢。

在2007 年，業內提出了一種“punch and plug”方法來垂直製造位線串，以大大簡化加工步驟。這種方法使 3D 堆疊設備只需幾個步驟，而不是通過重複處理，從而為 NAND 閃存提供了一條新的低成本擴展路徑。圖 MM-9 説明了一種這樣的方法。最初創造的bit-cost-scalable（或 BiCS）架構將 NAND 串從水平位置轉為垂直位置 90 度。字線（WL）保持在水平面上。如圖 MM-9 所示，這種類型的 3D 方法比完整設備的堆疊要經濟得多，並且成本效益不會達到相當高的層數。

自 2007 年以來，已經提出了許多基於 BiCS 概念的架構，當中包括一些使用浮柵而不是電荷捕獲層進行存儲的架構，這些技術在過去 2-3 年中已經投入量產。一般來説，所有 3D NAND 方法都採用了一種策略，即使用比傳統 2D NAND 大得多的面積佔用空間。3D NAND 的 x 和 y 尺寸（相當於 2D 中的單元尺寸）在 100nm 範圍內甚至更高，而最小的 2D NAND 約為 15nm。更大的“單元尺寸”是通過堆疊大量存儲層來實現具有競爭力的封裝密度的。

3D NAND 的經濟性因其複雜而獨特的製造需求而變得更加混亂。儘管較大的單元尺寸似乎放寬了對細線光刻的要求，但要實現高數據速率，最好使用large page size尺寸，而這又會轉化為細間距位線和金屬線。因此，即使單元尺寸很大，金屬線仍然需要約 20nm 的半間距，這隻能通過具有雙圖案的 193i 光刻來實現。深孔刻蝕難度大、速度慢，刻蝕產量一般很低。沉積多層電介質和/或多晶硅，以及多層膜和深孔的計量都是對陌生領域的挑戰。這些都轉化為對新設備和佔地面積的大量投資，以及對晶圓流和良率的新挑戰。

最終的未知數是可以堆疊多少層。

層的堆疊似乎沒有硬性物理限制。超過一定的縱橫比（也許是 100:1？）時，當反應離子蝕刻過程中的離子被側壁上的靜電荷彎曲並且不能進一步向下移動時，蝕刻停止（etch-stop）現象可能會限制一次操作中可以蝕刻的層數 . 然而，這可以通過堆疊更少的層、蝕刻和堆疊更多的層（以更高的成本）來繞過。

堆疊許多層可能會產生使晶圓彎曲的高應力，儘管這需要仔細設計，但它似乎並不是無法解決的物理極限。即使在 200 層（每層約 50nm）時，總堆疊高度約為 10µm，仍然與邏輯 IC 的 10-15 層金屬層處於同一範圍內。這種層厚度不會顯着影響裸芯片厚度（目前最薄約為 40µm）。

然而，在 1000 層時，總層厚度可能會導致厚die不符合在薄封裝中堆疊多個die（例如，16 或 32）的形狀因數。目前量產176層，300+層有望實現，甚至500、800層也有可能。除了處理挑戰之外，堆疊更多層還增加了接觸更多字線所需的面積開銷。該區域開銷，加上增加的處理複雜性，最終將通過添加更多層來降低成本效益。

當堆疊更多層被證明太困難時，面積 x-y 足跡的重新縮小可能最終會開始。然而，這種趨勢並不能保證。如果孔縱橫比是限制因素，那麼縮小佔位面積不會降低該比率，因此也無濟於事。此外，與緊密間距的 2D NAND 相比，更大的單元尺寸似乎至少部分有助於 3D NAND 的更好性能（速度和循環可靠性）。x-y 縮放是否仍能提供這樣的性能尚不清楚。

因此，未來幾代的路線圖預測在 2022 年與當前節點保持一致。另一方面，增加每個存儲單元的存儲位數雖然在技術上具有挑戰性，但似乎取得了進展。這在一定程度上是為了利用 3D NAND 器件本質上更大，因此存儲的電子更多，更容易製成更多的邏輯電平。

目前 4 位/單元器件 (QLC) 正在量產，並且樂觀地認為 5 位/單元甚至更多可能在不久的將來變得可行。一個單元中更多的存儲位需要在性能上做出一些折衷，因為它需要更長的時間來編程和讀取，並且在將邏輯電平壓縮在一起時可靠性會受到影響。然而對於許多讀取密集型應用程序來説，為了降低成本，這種權衡是可以接受的。

新興存儲的不確定性

由於存儲電荷太少，2D NAND Flash 縮放受到統計波動的限制，一些不基於電荷存儲的非常規非易失性存儲器（鐵電或 FeRAM、磁性或 MRAM、相變或 PCRAM，以及電阻或 ReRAM）正在開發中，形成通常稱為“新興”存儲器的類別。

儘管 2D NAND 正在被 3D NAND 取代（不再受制於電子太少的缺點），但基於非電荷的新興存儲器的一些特性（例如低電壓操作或隨機存取）正在被各種各樣的應用關注從而獲得繼續發展的機會。這些新興的存儲器通常具有兩端結構（例如，電阻器或電容器），因此很難同時用作單元格選擇設備。存儲單元一般以1T-1C、1T-1R或1D-1R的形式結合單獨的存取器件。

**1.**FeRAM：鐵隨機存儲器

FeRAM 器件通過切換和感測鐵電電容器的極化狀態來實現非易失性。要讀取內存狀態，必須跟蹤鐵電電容器的磁滯回線( hysteresis loop)，並且存儲的數據被破壞並且必須在讀取後寫回（破壞性讀取，如 DRAM）。由於這種“破壞性讀取”，找到既能提供足夠的極化變化又能在延長的工作週期內保持必要穩定性的鐵電材料和電極材料是一項挑戰。

許多鐵電材料對於 CMOS 製造材料的正常補充來説是陌生的，並且可以通過傳統的 CMOS 處理條件退化。FeRAM 速度快、功耗低、電壓低，因此適用於 RFID、智能卡、ID 卡和其他嵌入式應用。處理難度限制了它的廣泛採用。最近，提出了基於 HfO2 的鐵電 FET，其鐵電性用於改變 FET 的 Vt，從而可以形成類似於閃存的 1T 單元。如果開發成熟，這種新存儲器可以用作低功耗且速度非常快的類似閃存的存儲器。

**2.**MRAM：磁性內存

MRAM (Magnetic RAM) 設備採用磁性隧道結 (MTJ：magnetic tunnel junction) 作為存儲元件。MTJ 單元由兩種鐵磁材料組成，由用作隧道勢壘的薄絕緣層隔開。當一層的磁矩切換為與另一層對齊（或與另一層的方向相反）時，電流流過 MTJ 的有效電阻會發生變化。可以讀取隧道電流的大小以指示存儲的是“一”還是“零”。場切換 MRAM 可能是最接近理想的“通用存儲器”的，因為它是非易失性的、快速的並且可以無限循環。因此，它可以用作 NVM 以及 SRAM 和 DRAM。

然而，在 IC 電路中產生磁場既困難又低效。儘管如此，Field Switching MTJ MRAM已經成功製成產品。然而，當存儲元件縮放時，切換所需的磁場會增加，而電遷移會限制可用於產生更高 H 場的電流密度。因此，預計現場開關 MTJ MRAM 不太可能擴展到 65nm 節點以上。

“STT(spin-transfer torque )”方法的最新進展提供了一種新的潛在解決方案，其中自旋極化電流將其角動量轉移到自由磁性層，從而在不借助外部磁場的情況下反轉其極性。在自旋轉移過程中，大量電流通過 MTJ 隧道層，這種應力可能會降低寫入耐久性。在進一步縮放時，存儲元件的穩定性會受到熱噪聲的影響，因此預計在 32nm 及以下需要垂直磁化材料。最近已經證明了垂直磁化。

隨着NAND Flash的快速發展，以及最近推出的有望繼續等效縮放的3D NAND，STT-MRAM取代NAND的希望似乎渺茫。然而，其類似 SRAM 的性能和比傳統 6T-SRAM 小得多的佔用空間在該應用中引起了極大的興趣，特別是在不需要高循環耐久性的移動設備中，例如在計算中。因此，STT-MRAM 現在大多不被視為獨立內存，而是嵌入式內存 ，並且不在獨立 NVM 表中進行跟蹤。

STT-MRAM 不僅是嵌入式 SRAM 替代品的潛在解決方案，也是嵌入式閃存 (NOR) 替代品的潛在解決方案。這對於物聯網應用來説可能特別有趣，因為低功耗是最重要的。另一方面，對於使用更高存儲密度的其他嵌入式系統應用，預計 NOR 閃存將繼續佔據主導地位，因為它仍然更具成本效益。此外，閃存能夠承受 PCB 板焊接過程（約 250°C）而不會丟失其預加載代碼，這是眾所周知的，許多新興存儲器尚未能夠證明這一點。

**3.**PCRAM

PCRAM 器件使用硫屬化物玻璃（最常用的化合物是 Ge2Sb2Te5，或 GST）的非晶態和晶態之間的電阻率差異來存儲邏輯電平。該器件由頂部電極、硫族化物相變層和底部電極組成。泄漏路徑被與相變元件串聯的存取晶體管（或二極管）切斷。

相變寫入操作包括：(1) RESET，其中硫族化物玻璃通過短電脈衝瞬間熔化，然後快速淬火成具有高電阻率的非晶固體，以及 (2) SET，其中振幅較低但更長脈衝（通常 >100ns）將非晶相退火為低電阻晶態。1T-1R（或 1D-1R）單元比 NOR Flash 更大或更小，取決於使用的是 MOSFET 還是 BJT（或二極管。該設備可以被編程為任何最終狀態而無需擦除先前狀態，從而提供更快的編程吞吐量。簡單的電阻器結構和低電壓操作也使 PCRAM 對於嵌入式 NVM 應用具有吸引力。

PCRAM 的主要挑戰是重置相變元件所需的高電流（fraction of mA），以及相對較長的設置時間和高温耐受性以在迴流焊期間（約 250°C）保留預加載代碼。熱干擾是 PCRAM 可擴展性的潛在挑戰。然而，熱干擾效應是非累積的（不像閃存，其中導致電荷注入的編程和讀取干擾是累積的）並且較高温度的RESET脈衝很短（10ns。相變材料與電極的相互作用可能會帶來長期的可靠性問題並限制循環耐久性，是類 DRAM 應用的主要挑戰。與 DRAM 一樣，PCRAM 是真正的隨機存取、位可變存儲器。

已經使用碳納米管作為電極證明， PCRAM 器件可以做到 < 5nm 的可擴展性，並且復位電流遵循較大器件的外推線。至少在一個案例中，證明了 1E11 的循環耐力。相變存儲器從2011年開始用於功能手機，取代NOR Flash，2012年開始在~45nm節點量產，但此後沒有新產品推出。在過去的幾年中，PCM 存儲器也被瞄準為嵌入式應用程序的 eFlash 替代品的潛在候選者 。在這些工作中，不同類別的相變材料的合金化允許獲得符合焊接回流的存儲器；然而，如此高的温度穩定性是以較慢的寫入速度為代價的。

**4.**ReRAM：電阻式存儲器

目前正在研究一大類兩端器件，其中存儲狀態由金屬-絕緣體-金屬 (MIM：metal-insulator-metal ) 結構的電阻率決定，用於存儲應用。其中許多電阻式存儲器仍處於研究階段。由於他們承諾縮小到 10nm 以下，並以極高的頻率 (< ns) 和低功耗運行，過去十年中許多工業實驗室的重點研發工作使這項技術被廣泛認為是 NAND 的潛在繼承者（包括 3D NAND ).

作為一種雙端器件，高密度 ReRAM 的發展一直受到缺乏良好選擇器器件的限制。然而，3D XP 內存的最新進展似乎已經解決了這個瓶頸，如果解決了不穩定位等其他技術問題，ReRAM 可能會取得快速進展。除了 3D XP 陣列（類似於基於 PCRAM 的 3D XP 存儲器）之外，還可以使用 2D 陣列和小字線 (WL) 和小位線 (BL) 半間距製造高密度 ReRAM 產品。

此外，如果最終採用 OTS 類型的選擇器器件，那麼使用底部的晶體管和 3D 陣列中每個 ReRAM 器件的 OTS 選擇器來製造 BiCS 型 3D ReRAM 似乎是可行的，如圖 MM-10 所示。儘管由於引入 3D XP 內存似乎解決了雙極選擇器設備的瓶頸，但尚未推出高密度 ReRAM 產品，但可以合理預期 ReRAM 的進展。

然而最近，開發高密度 ReRAM 的熱情似乎消退了。這可能是由於兩個原因。(1) 3D NAND Flash的成功增加了進入門檻， (2) 難以滿足大型陣列的可靠性要求。（請注意，針對嵌入式應用程序的較小 Mb 大小陣列成功開發 ReRAM 已發佈多項公告。）

在過去的幾年中，上述這些問題似乎註定了高密度 ReRAM 的大規模應用。最初關於 ReRAM 由數千個原子組成，不受統計波動影響的論點現在看來值得懷疑。似乎操作 ReRAM 的燈絲僅由幾個原子（離子）組成。似乎有證據表明，即使是相對較大的 ReRAM 設備也會受到統計波動的影響。因此，我們不看好高密度應用的 ReRAM。