混合鍵合，下一個焦點_風聞

“混合鍵合” 之戰，似乎已箭在弦上。

不管是在晶圓代工龍頭、存儲芯片巨頭還是半導體設備龍頭的發展路線圖中，幾乎都能看到 “混合鍵合（Hybrid Bonding）” 這一關鍵詞。

那麼，為何這項技術能讓台積電、三星等巨頭集體押注？它又憑什麼征服先進封裝的下一個十年？

01混合鍵合，下一個十年

隨着摩爾定律逐漸進入其發展軌跡的後半段，芯片產業越來越依賴先進的封裝技術來推動性能的飛躍。這句話毋庸置疑。

而在封裝技術由平面走向更高維度的2.5D和3D時，互聯技術成為關鍵。

傳統的互聯技術包括引線鍵合、倒裝芯片鍵合和硅通孔（TSV）鍵合等，然而就當下來看，這些技術各自面臨着不同的侷限。

傳統引線鍵合技術通過金屬引線實現芯片與基板的電氣連接，這種方法雖然成本低廉且工藝成熟，但受限於引線長度和佈局方式，信號傳輸路徑較長，難以滿足高性能計算芯片的需求。

倒裝芯片鍵合技術通過在整個芯片正面佈置錫球/銅柱凸塊，連接密度提升的同時還縮短了信號傳輸路徑，被廣泛應用於CPU、GPU和高速DRAM芯片的封裝。不過，當凸點間距縮小到40μm以下時，傳統迴流焊工藝會出現翹曲和精度問題。

硅通孔技術是通過在硅片內製作垂直貫通孔，填充金屬（如銅或鎢）實現電氣互聯的工藝。與傳統的水平佈線方式相比，TSV技術大幅縮短了芯片間的信號傳輸路徑，為系統小型化、高性能和低功耗提供了可能性。不過硅通孔技術的製造成本較高，工藝複雜性也要高出不少。

接下來再看混合鍵合技術是如何應對這些難題的。

混合鍵合主要用於實現不同芯片之間的高密度、高性能互聯。這種技術的關鍵特徵是通過直接銅對銅的連接方式取代傳統的凸點或焊球（bump）互連，從而能夠在極小的空間內實現超精細間距的堆疊和封裝，達到三維集成的目的。

在混合鍵合工藝中，兩個或多個芯片的金屬層（通常是銅層）被精密對準並直接壓合在一起，形成直接電學接觸。為了保證良好的連接效果，需要在芯片表面進行特殊的處理，例如沉積一層薄且均勻的介電材料（如SiO2或SiCN），並在其上製備出微米甚至納米級別的銅墊和通孔（TSV）。這些銅墊和通孔將芯片內部的電路與外部相連，使得數據傳輸速度更快、功耗更低，同時極大地提升了芯片的集成度。

混合鍵合技術的優勢包括：

第一點，它允許不同的芯片層，如存儲器層和邏輯層，在無需通過硅通孔（TSV）的情況下直接互連，顯著提高信號傳輸速度並降低功耗；

第二點，通過芯片和晶圓之間的直接銅對銅鍵合，最大限度地縮短導線長度；

第三點，與傳統TSV技術相比，混合鍵合減少了層間物理連接的需求，使芯片設計更緊湊，有利於實現更高性能和密度。據悉，在應用混合鍵合時，1平方毫米的面積內可連接10,000至100,000個通孔；

第四點，混合鍵合還可減少芯片內部的機械應力，提高產品的整體可靠性，同時支持更高的數據傳輸速度和更低的能耗。

02混合鍵合，成為HBM5的必然選擇

在混合鍵合技術的應用中，主要有兩種方式。

一種是晶圓到晶圓（wafer-to-wafer：W2W）鍵合，這種方式更加成熟，但限制了相同芯片尺寸的組合。

關於 W2W 技術的應用，主要集中在 CIS 和 NAND 兩大領域。

在 CIS 應用中，混合鍵合已替代 TSV 互聯，實現了佔位面積、TSV 成本縮減與混合鍵合工藝成本間的盈虧平衡。目前，三星、蘋果和華為等企業已將其廣泛應用於高端智能手機的 CIS 芯片。

在NAND應用中，W2W正成為其重要發展方向。如今，幾乎所有的內存製造商都在進行混合鍵合的研發。比如Kioxia 和西部數據均已推出多款應用混合鍵合技術的產品。美光的HBM3E芯片封裝也採用了銅硅混合鍵合工藝。

另一種是芯片到晶圓（die-to-wafer：D2W）鍵合，它涉及更多的工藝步驟以及將芯片單獨放置在載體晶圓或玻璃上（集體芯片到晶圓方法）。這比晶圓間鍵合更加困難，但這種工藝變化對於邏輯和高帶寬內存(HBM) 很有意義。

尤其在DRAM產業中，混合鍵合技術已成為核心焦點。

根據科創板日報和TrendForce集邦諮詢的報道，隨着對HBM（高帶寬存儲）產品日益增長的帶寬需求，三大領先廠商SK海力士、三星和美光正在積極探索在HBM4 16hi產品中引入混合鍵合，並已確定在HBM5 20hi產品中大規模應用。

至於為什麼説混合鍵合將成為HBM5的必需技術？

上文提到，HBM的主要優勢在於其提升了堆疊能力，由於無需微凸塊，支持更薄的堆疊間隙和更高的層數，例如當芯片厚度減至20 µm時，混合鍵合技術能夠輕鬆實現16hi甚至20hi堆疊，而微凸塊技術在此方面面臨高度控制和翹曲問題的挑戰。

在 HBM4E 技術中，12hi 階段的堆疊仍以微凸塊技術為主流，因其工藝成熟度與成本優勢顯著。即便進入 16hi 階段，部分企業開始評估混合鍵合技術，但尚未形成強制應用趨勢。

不過來到HBM5之後，這一情況就變得不一樣了。

在HBM5 20hi世代，三大主要HBM製造商（三星、美光、SK海力士）已確定採用混合鍵合技術。HBM5旨在滿足未來人工智能和高性能計算的極端需求，根據JEDEC標準，775 µm的模塊高度限制要求芯片厚度和間隙進一步壓縮。

在20hi堆疊中，微凸塊技術由於其14.5 µm的凸塊高度難以控制高度和翹曲問題，而混合鍵合技術憑藉其無間隙結構成為必然選擇。此外，混合鍵合技術支持高達24hi的堆疊，如果芯片厚度為20 µm，則20層堆疊的總高度可控制在775 µm以內，遠優於微凸塊技術。

接下來，具體看看各芯片巨頭混合鍵合技術的研究進展。

03混合鍵合，產業化落地

台積電

台積電的3D封裝SoIC就是使用的混合鍵合技術。

目前，SoIC-X（無凸塊）用於特定應用，例如 AMD 的 CPU 3D V 緩存技術，以及他們的 Instinct MI300 系列 AI 產品。

AMD公開數據，相較微凸塊，3D V-Cache混合鍵合加上TSV，讓芯片接點密度提升15倍，互聯能效超過三倍。當芯片連接間距低於10µm，混合鍵合就能發揮優勢，也能將同質和異質小芯片集成到單個類似SoC的芯片，完成芯片更小與更輕薄的目標，集成至先進CoWoS和InFO解決方案。

SoIC-X 技術將快速發展，到 2027 年，將有可能組裝一個芯片，將台積電尖端 A16（1.6 納米級）上製造的掩模版大小的頂部芯片與使用台積電 N2（2 納米級）生產的底部芯片配對。這些芯片將依次使用 3μm 鍵合間距硅通孔 (TSV) 連接，密度是當今 9μm 間距的三倍。如此小的互連將允許總體上更大的連接數量，從而大大提高組裝芯片的帶寬密度（從而提高性能）。

除了針對需要極高性能的設備開發無凸塊 SoIC-X 封裝技術外，台積電還將在不久的將來推出凸塊 SoIC-P 封裝工藝。SoIC-P 專為更便宜的低性能應用而設計，這些應用仍需要 3D 堆疊，但不需要無凸塊銅對銅 TSV 連接帶來的額外性能和複雜性。

根據台積電目前的計劃，2025 年，該公司將提供正面對背面 (F2B) 凸塊 SoIC-P 技術，該技術能夠將 0.2 光罩大小的 N3（3 納米級）頂部芯片與 N4（4 納米級）底部芯片配對，並使用 25μm 間距微凸塊 (µbump) 進行連接。2027 年，台積電將推出正面對背面 (F2F) 凸塊 SoIC-P 技術，該技術能夠將 N2 頂部芯片放置在間距為 16μm 的 N3 底部芯片上。

英特爾

英特爾也早早入局了混合鍵合技術，早在2020年就發佈了其混合鍵合技術。

當時英特爾表示其3D Foveros立體封裝技術，可以讓邏輯芯片可以堆疊在一起，而其中的凸點間距在50微米左右，每平方毫米集成大約400個凸點，而應用新的混合鍵合技術，凸點間距縮小到10微米，每平方毫米的凸點數量更能達到1萬個，增加了足足25倍。

再看兩大存儲芯片龍頭三星和SK海力士的技術進程。

SK海力士與三星

SK海力士曾在其第三代8層堆疊的HBM2E上進行過測試，使用混合鍵合製程後，通過了所有可靠性測試。SK海力士還評價了該HBM在高温下的使用壽命，檢查產品出貨後客户在芯片黏合過程中可能出現的潛在問題。目前，SK海力士計劃在新一代的HBM4上採用混合鍵合技術。

三星也在研究4F Square DRAM，並有望在生產中應用混合鍵合技術。4F Square是一種單元數組結構，與目前商業化的6F Square DRAM相比，可將芯片表面積減少30%。

另外，三星在其論文中指出，未來16層及以上的HBM必須採用混合鍵合技術。三星稱，降低堆疊的高度是採用混合鍵合的主因，內存高度限制在775微米內，在這高度中須封裝17個芯片（即一個基底芯片和16個核心芯片），因此縮小芯片間的間隙，是內存大廠必須克服的問題。

三星今年4月使用子公司Semes的混合鍵合設備製作了16層的HBM樣品，並表示芯片運作正常。

另一家DRAM大廠美光此前在COMPUTEX 2024記者會上表示，公司也正着手開發HBM4，會考慮採用包括混合鍵合在內等相關技術，目前一切都在研究中。

根據Intel Market Research的報告，全球混合鍵合技術市場預計將從2023年的1.2349億美元增長至2030年的6.1842億美元，年複合增長率（CAGR）為24.7%。其中，亞太地區的市場增長尤為顯著，預計從2023年的8140萬美元增長至2030年的4.2472億美元，CAGR為26.05%。