曹夢俠：香山系列高性能RISC-V多核處理器驗證方法學創新實踐

第五屆RISC-V中國峯會於2025年7月16至19日在上海張江科學會堂隆重舉辦，本屆峯會設置1場主論壇、9場垂直領域分論壇、5場研習會、11項同期活動，以及4,500平方米未來科技展覽區，匯聚數百家企業、研究機構及開源技術社區參會。

在7月18日的EDA分論壇上，合見工軟驗證產品線市場總監曹夢俠帶來了“面向高性能RISC-V多核處理器的大型級聯FPGA驗證方法學——香山昆明湖16核CPU系列實踐”的演講。

此次演講展示瞭如何通過技術創新應對高性能多核處理器驗證的三大挑戰，為RISC-V處理器的普及和發展奠定了堅實的基礎。

曹夢俠指出，香山處理器系列自誕生以來，經歷了三個重要的發展階段：

雁棲湖（第一代）：這是香山系列的開端，主要致力於架構探索和基礎技術的奠定，成功實現了亂序執行架構，驗證了高性能RISC-V處理器的設計方法學。

南湖（第二代）：性能實現飛躍，性能對標ARM Cortex-A76，成為業界公認的高性能RISC-V處理器核，標誌着香山處理器邁入了可用階段。

昆明湖（第三代）：香山系列的最新進展，面向數據中心和高性能計算場景，性能對標ARM Neoverse N2，支持64核大規模高性能SoC系統架構。

昆明湖不僅提升了核心性能，還設計了面向數據中心的高性能SoC架構。關鍵技術包括：

多核可擴展性：架構設計支持64核至256核的擴展，適應未來的技術需求。

高速互聯總線：採用全新的高帶寬、低延遲NoC技術，確保高效的數據交互。

強一致性內存系統：引入大規模多級緩存和目錄式緩存一致性協議，保障系統穩定性。

曹夢俠指出，在多核CPU的驗證過程中，香山系列面臨三大關鍵挑戰：

規模大：多核系統包含複雜的總線、多級緩存以及外設接口，驗證過程中對FPGA的資源需求遠超過傳統FPGA平台。

性能要求高：目標是在FPGA上實現足夠高的運行速度（最終目標為10MHz），支持操作系統的運行及軟硬件協同驗證。

調試困難：在多核系統中，如何保證緩存一致性、總線完整性以及調度優化是調試的難點。此外，跨核交互和緩存一致性引發的深層次Bug難以定位，缺乏專用調試工具。

為應對這些挑戰，香山系列在合作伙伴合見工軟的支持下，構建了大規模FPGA平台並實現自動化工具鏈。在自動化編譯、資源分配、時序優化等方面取得了顯著成效，成功部署了16核的完整系統，提升了驗證效率，縮短了產品上市時間。

驗證方法學：四步走

在多核FPGA驗證過程中，香山團隊提出了一套系統化的四步驗證方法學：

設計移植與適配（Porting）：實現從ASIC到FPGA的自動化適配，包括時鐘樹、存儲模型和接口IP的轉換。

編譯與資源優化：在大規模設計中，動態平衡資源佔用與高效編譯之間的關係，最大化設計收益。

漸進式啓動策略（Bring-up）：從單核系統逐步擴展到多核，降低系統調試複雜度，逐步解決特定難題。

軟硬協同調試技術（Debug）：通過硬件仿真與後門加載技術協同調試，快速定位啓動故障並實現內核加載速度的突破。

通過以上方法，香山團隊在項目初期完成了ASIC到FPGA的移植工作，並通過自動化流程實現了高效的設計迭代。16核系統在FPGA上穩定運行，並達到10.2 MHz，超出了預期目標。此外，項目還構建了靈活的多用户驗證環境，支持多個團隊並行開發，提升了硬件資源的利用率。

未來，香山系列將在現有基礎上深化驗證效能，探索更大規模的設備級聯擴展，並推動EDA廠商開發更多支持多核系統驗證的特性，如低功耗驗證和動態功耗分析等。

香山處理器的發展，標誌着我國在高性能RISC-V處理器領域取得的重要進展。通過本次項目的實踐，香山團隊不僅解決了高性能多核CPU驗證中的核心難題，還為整個行業提供了可複製、可擴展的標準化驗證方法，為RISC-V處理器的未來發展奠定了堅實基礎。隨着驗證方法學和工具鏈的不斷演進，RISC-V的產業生態將進一步完善，推動國產高性能處理器在全球範圍內的應用與普及。