推動RISC-V芯片設計革命，第五屆RISC-V中國峯會EDA分論壇乾貨滿滿

第五屆RISC-V中國峯會於2025年7月16至19日在上海張江科學會堂隆重舉辦，本屆峯會設置1場主論壇、9場垂直領域分論壇、5場研習會、11項同期活動，以及4,500平方米未來科技展覽區，匯聚數百家企業、研究機構及開源技術社區參會。

在7月18日的EDA分論壇上，西門子EDA客户技術經理李一凡，芯來科技建模工程師徐子泰，晶心科技軟件工程師顏敬哲，思爾芯軟件工程師楊德豪，新思科技應用工程師範宇傑，Breker Verification System創始人,CTO ,Adnan Hamid，中國科學院計算所副研究員解壁偉，等諸多業界傑出的工程師，分別從RISC-V系統設計的高效調試，加速RISC-V系統設計仿真優化、驗證等環節，探索了開源EDA與RISC-V芯片設計的創新探索。

李一凡：Tessent UltraSight-V，面向RISC-V系統的高效調試

隨着RISC-V架構的普及，基於RISC-V的系統越來越複雜，傳統的調試方法面臨着效率低下和成本高昂的問題，尤其是在涉及複雜芯片設計如2.5D/3D芯片、芯片集成以及難以檢測的“海森BUG”和數據損壞問題。為了解決這些挑戰，西門子EDA客户技術經理李一凡介紹，公司推出了Tessent UltraSight-V，一款專為RISC-V系統設計的高效調試與追蹤解決方案。

Tessent UltraSight-V提供了全面的端到端調試與追蹤功能。它通過硬件IP模塊，如處理器分析模塊和增強型追蹤編碼器，提供高效的調試和追蹤支持，能夠應對RISC-V系統中的複雜性。其支持多種通信接口（如USB、JTAG、AXI），並且可與主流開發環境（如GDB、VS Code）兼容，極大提高了調試效率。

該解決方案具有以下核心特點：

高效調試功能：支持快速內存訪問，最小化調試開銷，並能通過DMA技術大幅提升調試速度。

先進的追蹤能力：提供週期精確的指令追蹤，並支持多種追蹤模式（如跳轉模式、分支預測、隱式返回模式）。

可擴展性：適用於從單一核到整個系統的調試，支持多芯片設計，併為每個芯片提供嵌入式分析和功能監控。

驗證和集成：與UVM驗證環境集成，確保硬件IP模塊和SoC組件正確連接，支持高效的測試和驗證過程。

通過這一解決方案，西門子EDA幫助企業簡化了RISC-V系統的調試流程，降低了開發成本，縮短了市場推廣時間，確保設計的可擴展性和未來適應性。

芯來科技推出“Near Cycle Model”加速RISC-V仿真優化

2025年7月，芯來科技在其最新的技術報告中介紹了“Near Cycle Model”，一種基於SystemC的高效CPU建模技術，旨在優化RISC-V處理器的仿真精度和性能。芯來科技建模工程師徐子泰在論壇中介紹，作為國內領先的RISC-V子系統IP與SOC解決方案提供商，芯來科技自2018年成立以來，已在中國市場佔據領先地位。

此次報告中，徐子泰分享了近似週期建模（Near Cycle Model）的背景、構建方法及其在性能分析中的應用。傳統的RISC-V仿真工具如QEMU、Spke和Gem5雖然各有優勢，但存在精度不足和自定義指令支持差的問題。為了解決這些痛點，芯來科技提出了基於指令集的Timing Model，將Cycle信息集成到仿真中，顯著提高了仿真精度，使得軟件性能評估更為精準。

報告還詳細介紹瞭如何通過Profiling技術對熱點函數進行性能分析，並利用自定義指令加速程序優化。例如，通過將AES加解密程序中的熱點函數進行優化後，CPU佔用率大幅降低，從而提升了整體性能。此外，芯來科技的模型還支持與第三方虛擬平台（VP）的無縫集成，用户能夠根據需求快速定製和部署仿真配置。

此次技術的推出，將為RISC-V處理器開發者提供更高精度的仿真工具，進一步推動了RISC-V架構在全球範圍內的應用推廣。

提速RISC-V指令開發，晶心科技推出ACE框架與AndesCycle仿真器

晶心科技軟件工程師顏敬哲分享瞭如何利用ACE軟件框架和AndesCycle仿真器加速RISC-V自定義指令的開發。

顏敬哲首先介紹了ACE框架的概念，ACE框架旨在幫助開發者快速設計和實現適用於RISC-V架構的定製化指令。通過ACE框架，開發者只需提供兩個設計文件即可生成相應的硬件RTL代碼。這些定製指令能夠直接集成到編譯器中，簡化了開發過程，提升了開發效率。

通過使用COPILOT代碼生成器，開發者不僅可以自動化生成軟件部分的代碼，還能生成硬件部分的Verilog代碼，實現指令的硬件支持。ACE框架的這一設計極大地簡化了硬件與軟件的集成過程。

此外，顏敬哲還展示了AndesCycle仿真器的功能，強調了其在性能分析方面的重要作用。AndesCycle能夠提供詳細的指令週期分析，幫助開發者識別和優化性能瓶頸。仿真器不僅可以繪製出指令執行的流水線圖，還能夠細緻地展示熱點函數的性能數據，為開發者提供即時反饋。

在實際應用案例中，顏敬哲提到了ByteDance在視頻編解碼中的擴展指令集，以及在深度學習中的sigmoid函數加速。這些應用表明，通過ACE框架與AndesCycle仿真器，開發者能夠在無需編寫Verilog代碼的情況下，評估和優化指令性能，顯著提升處理速度。例如，在視頻編碼解碼任務中，使用定製的指令集可以提高4.5%的處理速度；在深度學習任務中，針對sigmoid函數的定製指令則帶來了39%的加速效果。

顏敬哲總結道，ACE框架與AndesCycle仿真器的結合，不僅提供了一種高效、簡潔的開發流程，還能在設計早期階段就進行詳細的性能評估，幫助開發者快速驗證並優化自定義RISC-V指令的執行效率。他還表示，未來他們將繼續擴展這一方案，支持更復雜的指令建模和性能優化。

通過此次分享，顏敬哲展示了晶心科技在RISC-V指令開發領域的創新成果，以及其在推動定製化指令開發中的技術優勢。

楊德豪：基於事務的加速技術在RISC-V高速高質量驗證中的應用

思爾芯軟件工程師楊德豪就“基於事務的加速技術在RISC-V高速高質量驗證中的應用”這一主題進行了深入的探討。他詳細介紹瞭如何運用基於事務的加速技術（TBA）來提高RISC-V架構的驗證效率，特別是在面對高複雜度、高精度要求的驗證過程中所面臨的挑戰和解決方案。

首先，楊德豪從RISC-V架構的基本概況開始講起，分析了當前仿真環境中存在的主要問題，尤其是微架構設計和驗證時的限制。他指出，隨着自定義指令和不同指令集架構（ISA）的不斷增加，驗證的規模和難度也在不斷提升。尤其在需要對內存仿真結構、時序、功耗以及芯片面積等方面進行嚴格把控時，如何有效進行驗證成為了一大難題。

為了應對這些挑戰，楊德豪介紹了RISC-V的開源驗證工具——RVVI（RISC-V驗證接口），並闡述瞭如何將其集成到基於事務的加速技術中。通過使用RVVI的接口，驗證人員可以通過RVVI-Trace記錄通用寄存器的狀態，進行自動化比對，從而提升驗證效率。

楊德豪強調，儘管RVVI框架在驗證過程中發揮了重要作用，但其仍面臨一些性能瓶頸，例如生成trace和數據時的性能開銷，和軟件仿真器本身的性能限制。為此，基於事務的加速技術（TBA）應運而生，TBA可以通過減少數據交互的週期，顯著提升驗證效率。通過將多個數據週期合併為一個事務，TBA能夠加速驗證過程，縮短驗證時間，並有效提升硬件的測試吞吐量。

在展示了TBA的具體應用後，楊德豪進一步解釋了該技術如何通過提升測試效率，減少不必要的時間開銷，幫助工程師更快完成仿真任務。此外，TBA與虛擬原型的結合，也能加速軟硬件的協同設計，提高開發效率，尤其是在系統級自動仿真環境的構建過程中，幫助SOC（系統芯片）設計完成更快速的驗證。

通過與RVVI和TBA技術的結合，楊德豪展示了該技術如何有效提升RISC-V架構驗證的準確性和效率。他還提到，在實際的驗證案例中，使用RVVI技術可以在純軟件仿真環境中實現高達60%的性能提升，顯著縮短了測試所需的時間。

楊德豪的分享還強調了思爾芯公司在數字前端驗證工具領域的技術積累與創新。公司通過20多年的深耕，已成為全球領先的功能驗證和數字前端解決方案提供商。公司目前已為全球600多個客户提供服務，並且在硅谷、首爾、上海、西安等地設有研發中心。

此次技術分享不僅為業界提供了關於如何通過先進的加速技術優化RISC-V驗證過程的寶貴經驗，同時也為今後的微架構驗證工作提供了新的思路和技術支持。

範宇傑：RISC-V驗證工具STING的應用與挑戰

隨着RISC-V架構在高性能計算（HPC）和人工智能（AI）領域的迅猛發展，如何有效地進行RISC-V芯片的驗證已經成為了芯片開發過程中的一項重大挑戰。新思科技應用工程師範宇傑詳細介紹瞭如何藉助RISC-V隨機測試生成器（STING）來解決HPC驗證中的一系列難題。

在RISC-V的HPC應用領域，隨着計算複雜度的增加，驗證工作面臨的困難也越來越多。範宇傑指出，在RISC-V的多核和系統級驗證中，涉及的驗證任務往往需要在不同層級的硬件架構中進行協調，這不僅需要保證指令集架構（ISA）的穩定性，還要處理多核一致性、內存一致性等問題。此外，虛擬化技術在RISC-V中的應用，也使得調試過程變得更加複雜，尤其是在定位軟件層次的bug時，常常需要花費數月時間才能最終解決問題。

STING工具的優勢

為了應對這些驗證挑戰，STING工具作為一款高效的測試生成器，提供了強大的系統級驗證功能。STING能夠支持多核架構，並配置整個系統的地址空間、緩存層級等參數。範宇傑介紹，STING通過在底層隨機生成測試場景，可以在較短的時間內對複雜的硬件進行驗證，從而加速驗證過程。STING所生成的測試場景，不僅支持對指令集的擴展進行驗證，還能模擬多種複雜的異常場景，極大地提高了驗證的覆蓋面和準確性。

STING的另一個突出特點是其可以將驗證場景轉換為二進制文件，用户可以在不同平台上進行驗證復現，這對於硬件驗證中難以重複的bug復現尤為重要。通過這種方法，驗證團隊能夠在多個平台間快速定位問題，並減少調試時間。

通過結合STING和ImperasDV工具，範宇傑展示了一個完整的驗證流程。STING不僅能生成高質量的測試數據，還能夠在測試後進行精確的錯誤檢查，這使得在HPC系統驗證中，發現並解決微架構級bug變得更加高效。在客户應用中，STING成功發現了多個微架構級bug，包括EPU和MMU等模塊的問題，為RISC-V芯片的驗證提供了有力的支持。

在芯片驗證過程中，STING工具無疑為RISC-V驗證提供了一個強有力的解決方案。通過精確的系統級驗證和高效的測試生成，STING不僅能夠解決RISC-V在HPC領域面臨的驗證難題，還能幫助開發團隊加速驗證進程，提升產品的穩定性和可靠性。隨着RISC-V技術的不斷發展，像STING這樣的驗證工具必將成為芯片開發中不可或缺的利器。

範宇傑的分享為在場的技術人員提供了寶貴的經驗，並展示瞭如何通過創新的驗證工具推動RISC-V技術在高性能計算和人工智能領域的廣泛應用。

Hamid：RISC-V MMU虛擬化與監控程序操作驗證技術

在現代計算架構中，內存管理單元（MMU）對於虛擬化技術及其在CPU和SoC平台上的應用起着至關重要的作用。為確保RISC-V處理器在虛擬化環境中的穩定性和高效性，Breker Verification System創始人,CTO ,Adnan Hamid提供了一系列針對RISC-V MMU和監控程序（Hypervisor）操作的驗證技術。

MMU（內存管理單元）在現代計算機架構中是不可或缺的。其主要功能包括：

擴展內存使用：MMU允許軟件使用超出物理內存的虛擬內存，提升了系統的靈活性。

內存碎片管理：通過虛擬化內存，MMU能夠有效管理內存碎片問題，優化內存的使用。

內存訪問隔離：MMU為各個進程提供內存訪問隔離，避免因內存衝突導致程序出錯或數據混亂。

在虛擬內存系統中，每個程序使用虛擬地址（VA），這些地址需要通過頁錶轉換為物理地址（PA）。為了降低內存佔用，RISC-V處理器採用多級頁表查找機制。通過多級頁表的設計，能夠減少內存的整體使用。而在這個過程中，TLB（Translation Lookaside Buffer）緩存了常用的頁表項，以提高地址轉換的效率。當頁表映射發生變化時，軟件需要管理TLB的刷新操作，確保系統的高效運行。

RISC-V平台的MMU與監控程序支持兩階段地址轉換：首先，虛擬地址會被轉換為來賓物理地址（GPA），接着被進一步轉換為實際的物理地址（PA）。這種兩級轉換架構對於虛擬化系統至關重要，能夠確保來賓操作系統的地址與主機系統的地址完全隔離。

為確保RISC-V處理器在虛擬化環境下的穩定性和可靠性，Breker驗證系統公司提出了詳細的驗證計劃。驗證過程包括：

設置權限級別：測試不同權限模式下的地址轉換操作。

單級與雙級地址轉換測試：包括虛擬地址分配、頁表映射、內存操作等。

頁表項標誌驗證：確保所有頁表項在不同操作模式下都能夠正確處理。

通過一系列實際測試，驗證了MMU在RISC-V平台上的表現。測試內容涵蓋了單級和雙級地址轉換，模擬了頁故障、TLB刷新等場景，並確保了所有可能的錯誤和故障都能被檢測到。例如，針對“來賓頁故障”和“主機頁故障”的處理，測試了頁表項標誌的正確性，並驗證了是否在需要時觸發頁故障。

測試失敗後的調試過程十分重要。通過強大的調試工具，Breker系統能夠分析失敗任務的內存地址和相關數據，幫助開發者快速定位問題並進行修復。此外，系統還提供了覆蓋分析工具，確保所有測試路徑都得到了有效驗證，極大地提升了測試的完整性和可靠性。

Breker Verification System的這一套解決方案，不僅確保了RISC-V MMU的高效性能，同時為虛擬化環境中的內存管理和操作系統安全提供了堅實的基礎。這些驗證技術在多個商業RISC-V部署中得到了成功應用，進一步推動了RISC-V架構在現代計算機系統中的普及與應用。

隨着虛擬化技術的不斷發展，內存管理單元的驗證工作變得愈發重要。Breker Verification System憑藉其領先的測試技術，為RISC-V平台的內存管理和虛擬化操作提供了強有力的保障，助力RISC-V架構在全球範圍內的應用和發展。

解壁偉：開源EDA與RISC-V芯片設計的創新探索

中國科學院計算所副研究員解壁偉為與會者帶來了關於“基於開源EDA和開源IP的RISC-V芯片設計解決方案”的報告。解壁偉深入探討了開源技術如何推動RISC-V芯片設計的革命，並分享了他團隊的實踐成果與未來規劃。

解壁偉首先介紹了開源芯片設計的背景及其發展趨勢。他強調，開源技術是支撐整個產業繁榮的關鍵保障，尤其是在RISC-V芯片設計領域。與傳統的商業EDA工具相比，開源工具不僅大幅降低了設計成本，還為芯片的定製化提供了更大的靈活性和自由度。通過使用開源EDA工具，設計人員能夠更加高效地進行芯片設計和優化，甚至能夠在更低的門檻下實現芯片設計和驗證。

解壁偉回顧了自2018年起，團隊在開源芯片設計領域的探索歷程。他提到，儘管開源EDA工具的設計水平目前仍不及商業EDA工具，但在開源平台上實現的芯片設計不僅完全可復現，還能為社區貢獻更多的創新性成果。通過不斷替換商業工具和IP，團隊已成功實現了基於開源工具的高效設計流程，且隨着時間的推移，這些工具的性能和效率持續提升。

國際社區在開源芯片設計方面也取得了顯著進展。解壁偉特別提到了2021年，國際上首次推出開源芯片設計工具和IP，這一進展標誌着開源EDA工具在芯片設計中的應用邁出了關鍵步伐。隨着RISC-V生態的興起，開源芯片設計開始獲得更多的關注和應用，尤其是在歐洲和日本，開源芯片的推動力度逐漸增大，標誌着全球範圍內芯片設計自由化和自主化的趨勢。

值得一提的是，解壁偉團隊在開源EDA工具的使用上，嘗試採用AI技術和智能算法優化設計效率。例如，通過自動化搜索最優參數並生成芯片代碼和版圖，大大提高了設計效率。此外，團隊還通過對開源EDA工具進行定製化改進，以更好地適應不同芯片設計的需求。這一系列的創新工作，不僅為RISC-V生態的開源設計模式提供了堅實基礎，還在全球範圍內推動了開源芯片技術的發展。

解壁偉也分享了團隊的未來規劃。他們希望通過進一步集成開源EDA工具、IP和PDK，搭建一個基於雲平台的集成開發環境（IDE），讓更多的設計人員能夠在雲端或本地便捷地使用這些開源工具進行芯片設計。通過這種方式，團隊計劃進一步降低芯片設計的門檻，並使更多的創新能夠走向市場。

最後，解壁偉總結道，開源芯片設計雖然面臨諸多挑戰，但隨着技術的不斷進步和社區的積極參與，未來開源芯片將成為主流設計方式之一。他相信，在不久的將來，RISC-V生態將成為全球芯片設計領域的重要組成部分，推動整個行業向更加開放、自由的方向發展。